AMD Venice-X מחזירה את 3D V-Cache למרכז הנתונים עם בוסט של 5.3 GHz

Venice-X של AMD תחזיר את 3D V-Cache למערך EPYC של מרכז הנתונים עבור עומסי עבודה של HPC, כשהיא משלבת 96 ליבות ו-1,152 MB של מטמון L3 עם שעון בוסט של 5.3 GHz. השבבים צפויים להשתמש בשקע SP7 עם PCIe 6.0 ועד 1.6 TB/s של רוחב פס זיכרון לכל שקע, ו-AMD אומרת שהם יושקו במחצית השנייה של 2027.

חזרתו של 3D V-Cache

AMD פספסה את פריסת Turin-X בדור הקודם, מה שנתן ל-3D V-Cache הפסקה של ארבע שנים ממרכז הנתונים לאחר ש-Genoa-X הושקה ב-2023. Venice-X תואמת את 96 הליבות ו-1,152 MB של מטמון L3 של EPYC 9684X, אך מוסיפה מהירויות שעון גבוהות בהרבה. AMD גם אומרת שהשבב משתמש במערך הזיכרון המלא של 16 ערוצי SP7, כולל MRDIMMs ב-12,800 MT/s.

תדר ומטמון

בניגוד למערך SP7 הסטנדרטי, השינוי הגדול אינו קפיצה גדולה במספר הליבות או במטמון. Venice-X מגיעה לתדר הבוסט המקסימלי של המשפחה, 5.3 GHz, כשהיא משלבת תדר גבוה עם מטמון L3 מוערם עבור HPC. "אפשר לקבל את הטוב משני העולמות במעבד אחד," אמר פיל סטיינקה, בכיר ב-AMD.

עומסי עבודה ובדיקות ביצועים

AMD אומרת שעומסי עבודה של אימות פונקציונלי מהווים יותר ממחצית ממחשוב ה-HPC המשומש שלה, ושעומס עבודה מסתיים 40% מהר יותר עם 3D V-Cache ובקצב הוראות כפול בערך לכל מחזור שעון. החברה גם השוותה את EPYC 9686F בתדר גבוה עם Xeon 6980P של אינטל, באומרה שהשבב של AMD היה מהיר פי 1.6 בכמה בדיקות HPC תוך הפעלת 32 ליבות פחות. AMD מתכננת להמשיך להשתמש ב-MEXT, טכנולוגיית הפלאש-כ-DRAM המונעת בינה מלאכותית שלה, כשתפרוס את Venice-X.

פרטים פתוחים

מספר פרטים נותרים לא ידועים, כולל תדר הבסיס, מספר ה-SKUs וה-TDP המדויק. AMD מפרטת את ה-TDP כלא ידוע, אף שטווח ה-400 עד 600 W הזמין למעבדי Venice אחרים סביר. Verano, המוצגת כצומת אירוח ל-AI המשתמשת בזיכרון LPDDR5X של SOCAMM2, מגיעה גם היא במחצית השנייה של השנה הבאה.

מקורות: Tom's Hardware