Intel تحدد الخطوات التالية لتغليف الرقائق بتقنيتي EMIB و Foveros

EMIB يتجه نحو جسور أدق وحزم أكبر

وفقًا لشركة Intel، أصبح التغليف الموسّع الآن ضروريًا في وحدات المعالجة المركزية (CPU) عالية الأداء لأجهزة العملاء ومراكز البيانات، بينما تُستخدم تقنيتا EMIB و Foveros في العديد من المنتجات الجديدة متعددة الرقائق (multi-chiplet). وترى الشركة أن استراتيجية multi-chiplet تزيد من الكفاءة في التكلفة وتوسع الأداء والوظائف بشكل يمكن التنبؤ به، رغم أن جميع المشاريع لم تكن ناجحة. والهدف هو تقديم حزم system-in-package حتى 12-reticle عبر مزيج من EMIB و Foveros Direct 3D.

تُستخدم تقنية EMIB في الإنتاج الضخم منذ عام 2017، وما زالت تستخدم جسور سيليكون صغيرة داخل ركيزة عضوية فقط لالاتصالات الكثيفة die-to-die، بدلاً من استخدام interposer كبيرة. قلّلت Intel مسافة bump الدفعية (pitch) من 55 إلى 45 µm في الجيل الأول، مع خطط للوصول إلى 36 ثم 25 µm. تضيف تقنية EMIB-M مكثفات MIM لتخزين الطاقة، بينما تستخدم EMIB-T تقنية through-silicon via لتوصيل الطاقة عموديًا. ووفقًا لشركة Intel، ستدخل EMIB-T الإنتاج الضخم في عام 2027 مع معدلات تصنيع (yield) وموثوقية تلبي الأهداف.

Foveros يضيف خيارات interposer و RDL والتهجين الهجين

بدأت تقنية Foveros في عام 2019 باستخدام chip-on-wafer وتطورت لتصبح عائلة من حلول التكامل 2.5D و 3D. استخدمت معالجات Lakefield و Ponte Vecchio قواعد نشطة (base die) ذات مسافة microbump 36 µm، بينما يستخدم Meteor Lake و Arrow Lake و Panther Lake قواعد خاملة بنفس المسافة. يتضمن محفظة Foveros 2.5D الجديدة تقنيات Foveros-S و Foveros-R و Foveros-B. قدّمت Intel هذه التقنيات كمثائل لتقنية CoWoS من TSMC: مسافات (pitch) أقل من 25 µm، وكثافة bump من 772 إلى 1600 اتصال لكل mm²، وطاقة chip-to-chip قدرها 0,15 pJ/بت.

تُثبّت تقنية Foveros-S الرقائق (chiplets) على interposer سيليكوني وتدعم حزمًا حتى 4-reticle، أي أقل من 5,5-reticle في تقنية CoWoS-S من TSMC. أما Foveros-R فتستغني عن interposer وتستخدم طبقات fan-out RDL (حتى ثلاث طبقات)، لتحقيق توازن بين التكلفة والكثافة، وتدعم التكامل غير المتجانس المعتمد على UCIe. ووفقًا لشركة Intel، ستكون Foveros-R جاهزة للإنتاج في عام 2027. أما Foveros-B فمصممة لتصاميم الذكاء الاصطناعي والحوسبة عالية الأداء (HPC) الكبيرة، وتجمع بين طبقات RDL وجسور سيليكونية محلية نشطة أو خاملة. ولم تقل Intel أن Foveros-B هي EMIB، لكن جسورها تشبه جسور EMIB-M و EMIB-T، وقد تساعد لاحقًا في فصل ذاكرة التخزين المؤقت (cache)، أو منظميات الجهد المدمجة، أو مكثفات MIM.

التغليف المدمج يستهدف وحدات الذكاء الاصطناعي والحوسبة عالية الأداء الكبيرة

تنتقل تقنية Foveros Direct 3D من solder microbump إلى التهجين المباشر نحاس-نحاس (copper-to-copper). الجيل الأول: مسافة (pitch) 9 µm، وحوالي 12300 نقطة تلامس/mm²، وطاقة chip-to-chip أقل من 0,05 pJ/بت. الجيل الثاني: مسافة 3 µm وأكثر من 100000 نقطة تلامس/mm². ووفقًا لشركة Intel، تدعم الطريقة ترتيبات face-to-back و face-to-face، ووصلات chip-to-wafer و wafer-to-wafer، وأحجام die مختلفة، ومتعددة المستويات، ورقائق من process node مختلفة. أما Clearwater Forest فهو أول منتج ضخم بهذه التقنية، حيث تُثبّت Intel رقائق الحوسبة (compute) بدقة 18A على قواعد نشطة (base die).

يمكن لشركة Intel أيضًا ربط Foveros مع EMIB تحت اسم EMIB 3.5D. تتيح Foveros اتصالات كثيفة 2.5D أو 3D داخل الوحدات، بينما يربط EMIB الوحدات أفقيًا. ووفقًا لشركة Intel، يوفر هذا سطح سيليكون أكبر مما توفره التصاميم المعتمدة على interposer. كان Ponte Vecchio أول منتج لتقنية EMIB 3.5D: 47 قطعة نشطة (tile) مصنوعة بخمس process node مختلفة وأكثر من 100 مليار ترانزستور. ووفقًا لشركة Intel، لن يستخدم Xeon Diamond Rapids تقنية EMIB 3.5D، لأنه يخطط لاستخدام Foveros Direct 3D عموديًا ووصلات UCIe جانبيًا.

المصادر: Tom's Hardware