Intel-მა განსაზღვრა შემდეგი ნაბიჯები EMIB-ისა და Foveros-ის ჩიპების შეფუთვაში

EMIB-ი უფრო წვრილი ხიდებისა და დიდი პაკეტებისკენ მიემართება

Intel-ის თქმით, გაფართოებული შეფუთვა ახლა აუცილებელია მაღალი დონის კლიენტურ და მონაცემთა ცენტრის CPU-ებში, EMIB და Foveros კი ბევრ ახალ multi-chiplet პროდუქტში გამოიყენება. კომპანიის აზრით, multi-chiplet სტრატეგია ხარჯეფექტურად და პროგნოზირებადად ზრდის წარმადობასა და ფუნქციებს, თუმცა ყველა პროექტი წარმატებული არ ყოფილა. მიზანია 12 რეტიკლამდე system-in-package-ები EMIB-ისა და Foveros Direct 3D-ის კომბინაციით.

EMIB-ი 2017 წლიდან მასობრივ წარმოებაშია და დღემდე იყენებს პატარა სილიციუმის ხიდებს ორგანულ სუბსტრატში, მხოლოდ მკვრივი die-to-die კავშირებისთვის, დიდი interposer-ის ნაცვლად. Intel-მა პირველი შრის bump pitch 55-დან 45 მკმ-მდე შეამცირა, გეგმებში 36 და შემდეგ 25 მკმ-ია. EMIB-M ამატებს MIM კონდენსატორებს ენერგომომარაგებისთვის, EMIB-T კი through-silicon via-ებს ვერტიკალური ენერგიისთვის. Intel-ის თქმით, EMIB-T 2027 წელს მასობრივ წარმოებაში შევა და yield-ები და საიმედოობა სამიზნეებს აკმაყოფილებს.

Foveros-ი ამატებს interposer-ის, RDL-ისა და ჰიბრიდული შედუღების ვარიანტებს

Foveros-ი 2019 წელს chip-on-wafer-ით დაიწყო და 2.5D და 3D ინტეგრაციის ოჯახად გაიზარდა. Lakefield და Ponte Vecchio 36 მკმ microbump pitch-იან აქტიურ base die-ებს იყენებდნენ, Meteor Lake, Arrow Lake და Panther Lake კი იმავე pitch-ის პასიურ base-ს. ახალი Foveros 2.5D პორტფოლიო მოიცავს Foveros-S, Foveros-R და Foveros-B. Intel-მა ისინი TSMC-ის CoWoS-ის ანალოგებად წარმოადგინა: pitch-ები 25 მკმ-ზე ნაკლები, bump სიმკვრივე 772-დან 1600 კავშირამდე mm²-ზე, chip-to-chip ენერგია 0,15 pJ/ბიტი.

Foveros-S ჩიპლეტებს სილიციუმის interposer-ზე ათავსებს და ოთხ რეტიკლამდე პაკეტებს უჭერს მხარს, TSMC-ის CoWoS-S-ის 5,5 რეტიკლზე ნაკლებს. Foveros-R interposer-ს აცილებს და იყენებს fan-out RDL-ებს (სამ შრემდე), აბალანსებს ხარჯსა და სიმკვრივეს და მხარს უჭერს UCIe-ზე დაფუძნებულ ჰეტეროგენულ ინტეგრაციას. Intel-ის თქმით, Foveros-R 2027 წელს წარმოებისთვის მზად იქნება. Foveros-B დიდ AI და HPC დიზაინებისთვისაა და RDL-ებს ლოკალურ აქტიურ ან პასიურ სილიციუმის ხიდებთან აერთიანებს. Intel-ს არ უთქვამს, რომ Foveros-B EMIB-ია, მაგრამ ხიდები EMIB-M-სა და EMIB-T-ს ჰგავს და მოგვიანებით cache-ის დეზაგრეგაციას, ინტეგრირებულ ძაბვის რეგულატორებს ან MIM კონდენსატორებს შეიძლება დაეხმაროს.

კომბინირებული შეფუთვა დიდ AI და HPC მოდულებს მიზნად ისახავს

Foveros Direct 3D solder microbump-ებიდან პირდაპირ სპილენძ-სპილენძის ჰიბრიდულ შედუღებაზე გადადის. პირველი თაობა: 9 მკმ pitch, დაახლოებით 12300 pad/mm², chip-to-chip ენერგია 0,05 pJ/ბიტზე ნაკლები. მეორე თაობა: 3 მკმ pitch და 100000-ზე მეტი pad/mm². Intel-ის თქმით, მეთოდი მხარს უჭერს face-to-back და face-to-face დაწყობას, chip-to-wafer და wafer-to-wafer შედუღებას, სხვადასხვა die ზომას, მრავალ დონეს და სხვადასხვა process node-ის die-ებს. Clearwater Forest პირველი მასობრივი პროდუქტია ამ ტექნოლოგიით, Intel 18A-ის compute ჩიპლეტებს აქტიურ base die-ებზე ამაგრებს.

Intel-ს Foveros EMIB-თან EMIB 3.5D-ის სახელითაც შეუძლია დაკავშირება. Foveros მოდულებში მკვრივ 2.5D ან 3D კავშირებს იძლევა, EMIB კი მოდულებს ჰორიზონტალურად აკავშირებს. Intel-ის თქმით, ამით სილიციუმის ზედაპირი უფრო დიდია, ვიდრე interposer-ზე დაფუძნებული დიზაინები იძლევიან. Ponte Vecchio პირველი EMIB 3.5D პროდუქტი იყო: ხუთ process node-ზე დამზადებული 47 აქტიური tile და 100 მილიარდზე მეტი ტრანზისტორი. Intel-ის თქმით, Xeon Diamond Rapids არ გამოიყენებს EMIB 3.5D-ს, რადგან Foveros Direct 3D-ს ვერტიკალურად და UCIe კავშირებს გვერდითად გეგმავს.

წყაროები: Tom's Hardware